| 题名 | 硅后时延通路故障的指令级测试方法研究 |
| 作者 | Xiaobing; Shi |
| 答辩日期 | 2011-05-25 |
| 文献子类 | 硕士 |
| 授予单位 | 中国科学院研究生院 |
| 授予地点 | 北京 |
| 导师 | 吴少刚 |
| 关键词 | 通路时延故障,硅后测试,时速路径,指令级测试,约束atpg |
| 学位专业 | 其它专业 |
| 英文摘要 | 硅后时延通路，即时速路径，是制约实际电路最高工作频率的关键路径。而针对时速路径特点及其故障分析、测试等方面的研究，对高性能集成电路的设计和制造均具有重要意义。目前工程上对时速路径的测试主要依赖于硅前静态时序分析工具，该方法的测试质量很大程度上依赖于工具的仿真精度及预测质量。指令级测试是利用微处理器指令，对处理器核及片上系统实施测试的一种有效方法。相比于结构测试，指令级测试在微处理器正常工作模式下进行，因此，它更贴近于时速路径故障的产生环境，从而在时速路径故障测试中广泛应用。 为提高时速路径故障的测试质量，本文系统总结了近年针对时速路径的研究成果。并在此基础上，本文针对微处理器中的时速路径，提出一套对其进行特征量化、故障集提取及测试生成的测试流程。本文的主要内容及创新点包括： 1. 根据时速路径根因分析特点，本文提出一种结合串扰效应的时速路径故障预测方法，提取出时速路径预测集。该预测和提取方法结合了时速路径的产生特点并进行量化，弥补了静态时序分析仿真精度的不足，提高了预测质量。 2. 本文针对时速路径故障特点，提出了一种自顶向下的端口分析指令级测试生成方法。该方法融合传统图模型和约束ATPG方法优点，并在生成测试图形时，针对不同类型的端口和端口图，设定不同的ATPG约束，从而细化了生成过程，提高了对时速路径故障的测试质量。 3. 本文基于8核的龙芯3号微处理器，实施了提出的针对时速路径进行特征量化及故障提取方法，并针对关键模块进行测试指令生成，达到了良好的测试效果。 |
| 语种 | 中文 |
| 学科主题 | 计算机系统结构 |
| 公开日期 | 2011-06-07 |
| 内容类型 | 学位论文 |
| 源URL | [http://ictir.ict.ac.cn/handle/311040/1013]  |
| 专题 | 中国科学院计算技术研究所学位论文_2010博士 |
| 推荐引用方式 GB/T 7714 | Xiaobing,Shi. 硅后时延通路故障的指令级测试方法研究[D]. 北京. 中国科学院研究生院. 2011. |
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